2010-2011, premier semestre
Cours : Daniel Etiemble
TD/TP : Pierre Esterie
Supports
Introduction
Jeux d’instructions
Pipeline simple
Problèmes du pipeline
Caches et mémoire virtuelle
Instructions SIMD
Superscalaires et VLIW
Introduction aux architectures et programmes parallèles
Calendrier des cours
S1 Introduction – Modèles d’exécution et jeux d’instructions S2 Pipeline simple et problèmes du pipeline S3 Opérations multicycles
S4 Caches S5 Caches (optimisations logicielles) et mémoire virtuelle S6 Instructions SIMD S7 Superscalaires et VLIW S8 Introduction aux architectures et programmes parallèles
Examen
2004-05 (b) : SUJET – CORRIGE
2006-07 : Sujet – Corrigé
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S1 |
TD1 : Jeux d’instructions |
S2 |
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S3 |
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S4 |
TD4 : Caches |
S5 |
TP1 : Simulation d’un cache de données ((programme31, programme32, programme33, programme33ikj, programme34)) |
S6 |
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S7 |
TD6 : Superscalaires et VLIW |
S8 |
Cours
· Contrôle continu :
· Examen :
Tous les documents sont autorisés à l'examen.
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Etiemble