Architectures avancées

Master d'Informatique (M1)
2009-2010, premier semestre

Enseignant


 Cours/TD/TP :  Daniel Etiemble
 


 

Supports de cours

  1.    Introduction
  2.  Jeux d'instructions
  3.  Instructions SIMD dans les microprocesseurs
  4.  Architectures reconfigurables
  5. Introduction à VHDL / 
  6. Spécialisation d'instructions sur NIOS
  7. Pipelines scalaires
  8. Superscalaires versus VLIW
  9. Caches et alternatives
  10. Introduction aux architectures parallèles
  11. Architectures: puissance et énergie

 

  ACTUALITE (Attaque contre RSA via les prédicteurs de branchement) : Si vous n’avez pas tout compris en lisant les journaux ou en suivant les informations à la télé, alors lisez ceci.

Documents

1.      Jeu d'instructions IA-32

2.      NIOS II Custom Instruction Overview (Altera)

Examens

            2004-2005 : Sujet - Corrigé

            2005-2006 : Sujet - Corrigé

            2006-2007 : Sujet - Corrigé

2006-2007 (rattrapage) : Sujet - Corrigé

2007-2008 : Sujet - Corrigé

2008-2009 : Sujet - Corrigé

2009-2010 : Sujet - Corrigé

2009-2010 (Juin) : Sujet - Corrigé


 


Cours

S1

 Introduction - – TD1

S2

Jeux d'instructions - – TP1

S3

Instructions SIMD – TD2

S4

Architectures reconfigurables - TP2 –

S5

Introduction à VHDL - TP3

S6

Architectures reconfigurables (2) – TP4

S7

Spécialisations d’instructions – TP5

S8

Pipelines scalaires – Prédiction de branchement – TD3

S9

Superscalaires et VLIW – TD4 - TD5

S10

Cohérence des caches - TD6

S11

Introduction aux architectures parallèles - TD7

 

 

Travaux dirigés et travaux pratiques

Calendrier des TD et TP

TD1

Exécution de boucles avec processeurs scalaires et superscalaires statiques : déroulage, SIMD

TP1

Mesure des temps d’exécution Programmes : copie, produit scalaire et produit de matrices

TP2

Optimisations de programmes graphiques. (Environnement)

TD2

SIMD et traitement d’images

TP3

Utilisation des instructions graphiques en SIMD (Laplacien)

TP4

Spécialisation d'instructions pour le processeur NIOS II sur FPGA Altera (code VHDL)

TP5

Utilisation du processeur NIOS II avec instructions «spécialisées» (programme NIOSII.c)

TD3

Pipeline scalaire et prédiction de branchement

TD4

Pipeline logiciel avec TMS320C6x

TD5

Pipeline logiciel avec IA-64

TD6

Cohérence des caches

TD7

Introduction aux architectures parallèles

 

 

Devoirs

 


Lieux et horaires

Cours + TD : Lundi, 8H30 à 12H 30 (PUIO bat 640 - Salle D204)


  Evaluation

·  Contrôle continu (TP1 + devoir 1 + devoir 2)

·  Examen 

 

  Bibliographie

 



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