Architectures avancées

Master d'Informatique (M1)
2011-2012, premier semestre

Enseignant

 Cours/TD/TP :  Daniel Etiemble

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Supports de cours

1. Introduction
2. Jeux d'instructions
   
3. Instructions SIMD dans les microprocesseurs
4. Architectures reconfigurables et spécialisation d'instructions
5. Introduction à VHDL
6. Pipelines scalaires
7. Superscalaires versus VLIW
8. Caches et alternatives
9. Cohérence des caches (multiprocesseurs)
10. Introduction aux architectures parallèles
11. Architectures: puissance et énergie

ACTUALITE (Attaque contre RSA via les prédicteurs de branchement) : Si vous n’avez pas tout compris en lisant les journaux ou en suivant les informations à la télé, alors lisez ceci.

Documents

1. Jeu d'instructions IA-32

2. NIOS II Custom Instruction Overview (Altera)

Examens

• Années précédentes

            2004-2005 : Sujet - Corrigé

            2005-2006 : Sujet - Corrigé

2006-2007 : Sujet - Corrigé

2006-2007 (rattrapage) : Sujet - Corrigé

2007-2008 : Sujet - Corrigé

2008-2009 : Sujet - Corrigé

2009-2010 : Sujet - Corrigé

2009-2010 (Juin) : Sujet - Corrigé

2010-211 : Sujet - Corrigé

2010-2011 (Juin) : Sujet - Corrigé

2011-2012 : Sujet - Corrigé

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Cours

S1	Introduction - TD1
S2	Jeux d'instructions - TP1
S3	Extensions SIMD - TP2
S4	Extensions SIMD - TD2 et TP3
S5	Spécialisation d'instructions et VHDL - TD3
S6	Pipeline scalaire - TP4
S7	TP5
S8	Pipelines scalaires – Prédiction de branchement – TD4
S9	Superscalaires et VLIW – TD5 - TD6
S10	Introduction aux architectures parallèle - cohérence des caches - TD7
S11	TP6
S12

Travaux dirigés et travaux pratiques

Calendrier des TD et TP

TD1	Exécution de boucles avec processeurs scalaires et superscalaires statiques : déroulage, SIMD
TP1	Mesures de temps d'exécution ( copie, produit scalaire et produit de matrices)
TP2	Optimisations de programmes graphiques. (Environnement)
TD2	SIMD et traitement d'images
TP3	Utilisation des instructions graphiques en SIMD (Laplacien)
TD3	Réalisation d'instructions spécialisées pour le processeur NIOS, (Code AES à optimiser).
TP4	Spécialisation d'instructions pour le processeur NIOS II sur FPGA Altera (addroundkey , subbytes, mixcolumns)
TP5	Utilisation du processeur NIOS II avec instructions «spécialisées» (AES_8bits_V1, AES_8bits_V2, M1_TP4)
TD4	Pipeline scalaire et prédiction de branchement
TD5	Pipeline logiciel avec TMS320C6x
TD6	Pipeline logiciel avec IA-64
TD7	Cohérence des caches
TP6	OpenMP  (Pi-Intégrale, Produit de matrices, Jacobi)
TD8

Devoirs

• Devoir 1 :  Compte rendu des TP2 et TP3 (date limite : XX/XX
• Devoir 2 :  Compte rendu des TP4 et TP5 (date limite : lYY/YY )

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Lieux et horaires

Cours + TD : Lundi, 8H30 à 12H 30 (PUIO bat 640 - Salle D204)

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  Evaluation

· Contrôle continu (TP1 + devoir 1 + devoir 2)

· Examen 

  Bibliographie

•    "Architecture des ordinateurs : une approche quantitative", 3ème édition, par J.L. Hennessy et D.A. Patterson, Vuibert Informatique 2003

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