Enseignants
2005-2006, premier semestre
Enseignants
Cours : Daniel Etiemble
TD/TP : Daniel Etiemble (gr 1) , Cécile
Germain (gr 2), Julien Narboux (gr 3)
Mise à niveau Le cours
Plan
| S1 | Représentation des nombres et précision des calculs |
| S2 | Jeux d'instructions : modèles d'exécution, modes d'adressage mémoire |
| S3 | Jeux d'instructions : instructions mémoire et instructions UAL |
| S4 | Jeux d'instructions : conditionnelles, boucles et procédures |
| S5 | Hiérarchie mémoire : les caches |
| S6 | Programmer pour les caches - Introduction à la mémoire virtuelle. |
| S7 | Microarchitecture non pipelinée |
| S8 | Microarchitecture pipelinée |
| S9 | Pipelines avec opérations multicycles - déroulage de boucle |
| S10 | Généralités sur les E/S - E/S caractères - Interrogation et interruptions |
| S11 | E/S par bloc de caractères : Disques - DMA ; Généralités sur les bus |
Partiel :
2004-2005 : Partiel (sujet - corrigé).
Examen
2004-2005 : Examen (sujet - corrigé). Attention, durée 1H30 contre 3H en 2005-2006
Travaux dirigés et travaux
pratiquesLe compte rendu du TP2 est à rendre en séance de TD les vendredi 2, lundi 5 et mardi 6 Décembre (dernier délai)
| Licence | |
| S1 | TP1 : Exécution de programmes C : quelques problèmes. Programmes utilisés : précision, temps exécution |
| S2 | TD1 : Représentation des nombres |
| S3 | TD2 : Organisation des données en mémoire - Instructions mémoire |
| S4 | TD3 : Modèles d'exécution - Instructions UAL |
| S5 | TD4 : Conditionnelles, boucles et procédures |
| S6 | TP2 : Simulation d'un cache données (P1, P2, P3, P4, P5) |
| S7 | TD5 : Caches et TLB |
| S8 | TD6 : Microarchitecture non pipelinée |
| S9 | TD7 : Aléas du pipeline |
| S10 |
TD8 : Opérations multi-cycles |
| S11 | TD9 : Entrées-sorties |
Lieux et horairesCours
EvaluationContrôle continu : Partiel + devoirs Examen
Tous les documents sont autorisés au partiel et à l'examen.
Bibliographie
Page maintenue par Daniel Etiemble