Architectures avancées

Master d'Informatique (M1)
2006-2007, premier semestre

Enseignant

 Cours/TD/TP :  Daniel Etiemble

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Supports de cours

1. Introduction

1. Jeux d'instructions

2. Instructions SIMD dans les microprocesseurs

3. Architectures reconfigurables

4. Introduction à VHDL

5. Pipelines scalaires

6. Superscalaires versus VLIW

7. Caches et alternatives

8. Architectures: puissance et énergie

9. Processeurs de traitement du signal (DSP)

ACTUALITE (Attaque contre RSA via les prédicteurs de branchement) : Si vous n’avez pas tout compris en lisant les journaux ou en suivant les informations à la télé, alors lisez ceci.

Documents

1. Jeu d'instructions IA-32

2. NIOS II Custom Instruction Overview (Altera)

Examens

• Années précédentes

            2004-2005 : Sujet - Corrigé

            2005-2006 : Sujet - Corrigé

2006-2007 : Sujet - Corrigé

2006-2007 (rattrapage) : Sujet - Corrigé

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Cours

S1	Introduction - Jeux d'instructions
S2	Instructions SIMD
S3	SIMD et graphique
S4	Architectures reconfigurables
S5	Introduction à VHDL
S6	TP : spécialisation d'instructions sur processeur NIOS-Altera
S7	Pipeline scalaire
S8	Processeurs scalaires et superscalaires
S9	Processeurs VLIW – TMSC6x
S10	Processeurs VLIW – IA64
S11	Caches
S12	Puissance et énergie

Travaux dirigés et travaux pratiques

Calendrier des TD et TP

TP1	Mesures de temps d'exécution. Programmes : copie, produit scalaire et produit de matrices
TP2	Optimisations de programmes graphiques. (Environnement)
TP3	Utilisation d'instructions SIMD en graphique (Laplacien)
TD1	SIMD et traitement d’images
TP4	Spécialisation d'instructions pour le processeur NIOS II sur FPGA Altera. (code VHDL)
TP5	Utilisation du processeur NIOS II avec instructions «spécialisées» (programme NIOSII.c)
TD2	Pipeline scalaire et prédiction de branchement
TD3	Exécution de boucles avec processeurs scalaires et superscalaires statiques : déroulage, SIMD
TD4	Pipeline logiciel avec TMS320C6x (CORRIGE)
TD5	Pipeline logiciel avec IA64
TD6	Cohérence des caches
Revision	Sujet examen 2004

Devoirs

· TP1 : compte rendu à faire par binôme et rendre. Envoyez compte rendu à de@lri.fr. Date limite : 11 Octobre.

· Devoir 1 : à faire par binôme. Optimisations pour le graphique  (TP2 et TP3). Envoyez compte rendu + code à de@lri.fr. Date limite : 3 Novembre.

• Devoir 2 : à faire par binôme. Ajout d’instructions SIMD au processeur NIOS (TP4 et TP5 + filtre médian). Envoyez compte rendu + code à de@lri.fr . Date limite : 6 Décembre.

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Lieux et horaires

Cours + TD : Mercredi, 13H 30 à 17H 30 (PUIO bat 640 - Salle D201)

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  Evaluation

· Contrôle continu (TP1 + devoir 1 + devoir 2)

· Examen 

SUJETS DES ANNEES PRECEDENTES

2005 : Sujet - Corrigé

  Bibliographie

•    "Architecture des ordinateurs : une approche quantitative", 3ème édition, par J.L. Hennessy et D.A. Patterson, Vuibert Informatique 2003

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